FCAL系统中FPGA的弹性缓存设计通信

FC-AL系统中FPGA的弹性缓存设计 - 通信/络 - 电子工程

由于对于缓存的读操作必须是在有数据已写入缓存后才能开始，假设当缓存中有2个空间被写入时才开始读操作。所以，对于随后的弹性缓存管理，当缓存中刚好有2个空间被占用时，其处于保持状态，执行正常的读写操作；当缓存中超过2个的空间被占用时，其处于删除填充字等待的状态，说明写时钟的频率高于读时钟的频率，需要进行删除填充字的操作；当缓存中少于2个空间被占用，其处于添加填充字等待状态，说明写时钟的频率低于读时钟的频率，需要进行添加填充字的操作。

2 硬件电路设计

用异步FIFO实现弹性缓存的关键是监测缓存空间的占用率，以此来判断读写时钟可能存在的微小差异，预见弹性缓存可能出现读空还是写满，并决定在何时进行填充字的添加或删除操作，以及何种等级的删除操作，并保证在添加或删除操作之后不对其后的数据读写产生任何影响。需要注意的是，这里的添加或删除填充字的操作都必须在读时钟域进行。

在异步数据通信系统中，使用弹性缓存实现数据在多时钟域之间的同步存在两个问题——数据延时和缓存大小。数据延时指的是，数据从被写入缓存到从缓存中读出的时间差。假设弹性缓存的大小为N，在不出现数据覆盖的前提下，当前数据被写入缓存的第N个存储空间，而此时缓存中还有N-1个空间中的数据还未被读出，至少在读时钟域看来是这样的，那么当前被写入的数据需要至少N-1个读时钟周期的延时后才能被读出。由此可见，缓存空间越大，经过缓存的数据的延时可能越大。但是，为了防止缓存将满或将空而添加或删除填充字的操作不能得到及时的执行而致使缓存溢出，须设置较大的缓存空间，给缓存管理提供较充足的时间范围，从而减小了缓存出现溢出的可能性。

为了获得尽可能小的数据延时，同时不对数据的正常传输产生影响，在缓存大小满足系统基本要求的情况下，如何更精确地判断弹性缓存空间的占用率就变得很重要了。为了提高缓存管理的精度，本文中所采取的弹性缓存的设计方法如图3所示。在写时钟的上升沿将数据写入到基于写时钟上升沿的写地址产生逻辑的输出，即写指针所指向的弹性缓存空间；在读时钟的上升沿将基于读时钟上升沿的读地址产生逻辑的输出，即读指针所指向的弹性缓存空间的数据读出。此外，还各设置了一个基于时钟下降沿的读和写地址产生逻辑，但它们不对弹性缓存的读写操作产生影响。分别对基于读时钟上升沿的读地址和经过延时后的基于写时钟上升沿的写地址，以及基于读时钟下降沿的读地址和经过延时后的基于写时钟下降沿的写地址进行异步比较。综合两个比较结果，判断因同频但不同源的读写时钟之间可能存在的差异而导致的弹性缓存空间占用率的变化。判断得到的异步信号通过一个同步逻辑被同步到读时钟域，控制基于读时钟上升沿的读地址产生逻辑的输出，从而实现对弹性缓存中填充字的添加或删除，达到预防缓存出现溢出的目的。

3 仿真结果分析

用Verilog语言实现图3所示电路的RTL描述，并对其用ModelSim进行仿真，仿真结果如图4和图5所示。两图中，CLK_rcv和 CLK_local分别为频率非常相近的缓存的写时钟和读时钟。